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Makros: PLL
(Phase Locked Loop)

Eine PLL ist ein analoges (APLL) oder digitales Makro (DPLL), das der Erzeugung der Taktsignale eines ASICs dient. Im folgenden sollen zunächst nur analoge PLLs mit ihren digitalen Zählerstrukturen betrachtet werden. Diese PLLs benötigen eigene Pins zur analogen und digitalen Spannungsversorgung und belegen daher einige der IO-Slots des Chips. Da PLLs wie allgemein analoge Schaltungen sehr empfindlich auf Spannungsschwankungen reagieren, sollten hochfrequente digitale Signale des ASICs, insbesondere Clock-Signale (Input oder Output) und Ausgangsbuffer einer hohen Treiberfähigkeit nicht in die Nähe der PLL IO-Slots plaziert werden.

Aufbau einer analogen PLL
Eine analoge PLL (APLL) besteht aus einem über eine Zählerstruktur rückgekoppelten Frequenzsignal eines VCOs (Voltage Controlled Osciallator), dem analogen Herz der PLL. Der VCO erzeugt abhängig von seiner angelegten Eingangsspannung ein Signal einer bestimmten Frequenz. Dieses Taktsignal wird über einen oder mehrere Teiler (digitaler Zähler) auf den Eingang der PLL zurückgekoppelt und mit einer von außen zugeführten Referenzfrequenz verglichen. Diese Referenz ist die Frequenzbasis der PLL, aus der zusammen mit den Teilerverhältnissen die gewünschte Signalfrequenz exakt bestimmt werden kann. Der Ausgangstakt der PLL kann über einen weiteren dritten Teiler heruntergeteilt werden. Um den Duty Cycle des erzeugten Taktsignals optimal bei 50% zu halten, sollte der Ausgangszähler die VCO-Frequenz mindestens auf 2 gestellt sein und die VCO-Frequenz entsprechend halbieren. Duty Cycle ist das Verhältnis zwischen der Länge einer 1-Phase und Periodenlänge eines Taktsignals. Bei 50% ist daher die Länge der 1-Phase genau so lang ist wie die der 0-Phase.
Mit den im Prinzipschaltbild oben aufgeführten Teilern I (Eingangsteiler), B (Teiler iim Rückkopplungspfad) und O (Ausgangsteiler) ergibt sich bei einer Referenzfrequenz Fref eine Ausgangsfrequenz Fout von:

Fout = (Fref / I) x B / O

Abhängig von der Implementierung kann der Referenztakt einer PLL von außerhalb des Chips über einen eigenen Input-Buffer und/oder über ein Chipinternen Eingang zugeführt werden. Grundsätzlich gibt es zwei verschiedene Einsatzgebiete der PLLs, multiplizierende und Skew- kompensierende PLLs:

• Multiplying PLL
  Eine multiplizierende PLL wird für die Generierung eines Taktes benötigt, der aus einem Referenztakt nach obiger Formel abgeleitet werden kann. Die Struktur entspricht dem aus der Abbildung oben. Die Größen der Teiler in der PLL sind dabei den Möglichkeiten der Technologie angepaßt.
• Skew Compensation PLL
  Eine Skew-kompensierende PLL wird bei bestimmten zeitkritischen Schaltungen benötigt, um die vorhandene Verzögerung eines Clock Trees (Clock Delay) zu kompensieren. Insbesondere bei großen Schaltungen kann die Verzögerung des Taktes aufgrund der großflächigen Verteilung recht groß werden.
  Die Verzögerung des Taktes wird durch den Eingangsbuffer des Taktsignals, durch die verschiedene Stufen des Clock Trees und der dazwischen liegenden Leitungsabschnitte bis hin zu dem Takteingang eines angeschlossenen Flipflops erzeugt. Durch die Einbindung einer Skew-kompenserenden PLL kann diese Verzögerung nahezu komplett ausgeglichen werden. Prinzipiell bleibt nur die Verzögerung von dem Chipeingang zum Referenzeingang der PLL übrig, der jedoch mit einer Überkompensation durch eine zusätzliche gleich große Verzögerung in der Rückkoppelleitung mit berücksichtigt werden kann.
  In den meisten Implementationen Skew-kompensierender PLLs ist die Frequenz des Ausgangstaktes mit der Referenzfrequenz ((Eingangstakt) identisch. Die Struktur einer Skew-kompensierenden PLL entspricht der aus dem Bild oben mit dem Unterschied, daß der Rückkopplungspfad extern der PLL von einem Takteingang eines Flipflops erfolgt.

Um ein System aus mehreren ASICs mit einem gemeinsamen hochfrequenten Takt zu versorgen, müssen die z.T. unterschiedlich großen internen Clock Skews innerhalb der ASICs reduziert werden, um eine gemeinsame synchrone Umgebung zu schaffen. Eine Synchronisierung von unterschiedlichen Taktphasen in verschiedenen ASICs und allen an einer gemeinsamen Kommunikation beteiligten Flipflops ist mit herkömmlichen Mitteln der Timing-Analyse und Timing-Anpassung nahezu unmöglich. Einen Ausweg aus diesem Problem bieten die oben vorgestellten Skew-kompensierenden PLLs, die die Unterschiede in den Verzögerungen des Taktsignals von seiner Quelle an (Eingangs-Pin) bis zu den Enden des Clock Trees innerhalb der ASICs bis auf ein vertretbares Maß kompensieren können. Zwar bleiben für den Takt die Laufzeitunterschiede auf der Leiterplatte nach wie vor bestehen, jedoch wird dieses Problem durch den Einsatz dieser PLLs deutlich entschärft.

PLL-Interne Teiler
Einer der wichtigsten kennzeichnenden Parameter einer PLL ist der Bereich der internen PLL-Frequenz. Typische Frequenzen normaler VCOs für die Frequenzerzeugung eines Systemtaktes oder zur Skew-Kompensation liegen im Bereich einiger 100 MHz und können je nach Teilerwerten I und B höher sein als in der ASIC-Technologie erlaubt. In diesen Fällen muß der Ausgangsteiler die VCO-Frequenz auf einen allgemein erlaubten Wert für die Core Area herunter teilen. Für spezielle Anwendungen wie z.B. bei Hochgeschwindigkeits-Schnittstellen (s. SerDes-Makros) reicht der Frequenzbereich einer SerDes-Schaltung wesentlich höher als für eine typische Schaltung in der Core Area erlaubt ist. Die Frequenzen der Eingangs- und Ausgangsstufen reichen je nach Technologie bis hin zu einigen GHz. Möglich wird dieses durch eine spezielle Struktur und einen hochgenaues zeitmäßig justiertes Layout der Hochgeschwindigkeitsschaltung innerhalb des Makros.

PLL Jitter
Der PLL-Jitter bezeichnet eine zeitliche Abweichung der Ausgangsfrequenz von der Sollfrequenz und wird in +/- ps oder in Prozent eines UI (Unit Interval) angegeben, der bezogen auf den Sollwert der Periodenlänge zu sehen ist.
Zu unterscheiden ist short-term Jitter und long-term Jitter, der je nach ASIC-Applikation unterschiedlich kritisch betrachtet werden muß. Der short-term Jitter bezieht sich auf die Frequenzabweichungen zeitlich benachbarter aufeinander folgender Signalperioden, während sich der long-term Jitter auf Signalabweichungen in größeren Zeitbereichen über viele Signalperioden bezieht. Bei neuen Technologien und hohen Anforderungen auf die Stabilität der erzeugten PLL-Frequenz kann sich eine Frequenzschwebung in der Versorgungsspannung problematisch auf das Long-term Verhalten des Jitters auswirken. Diese Schwebung kann durch eine benachbarte Clock Domains hervorgerufen werden, deren Frequenz ungefähr der des VCOs entspricht und eine physikalische Kopplung aufgrund der Nähe zur PLL vorhanden ist. Wann und ob diese Schwebung eintrifft ist von der jeweiligen PLL und deren Verhalten und insbesondere von einer Tiefpaßkopplung der Versorgungsspannung auf die Frequenzerzeugenden Elemente abhängig.
An dieser Stelle soll nicht weiter auf die Struktur und Implementationsmöglichkeiten von PLLs eingegangen werden. Dazu möchte ich auf die Fachliteratur verweisen.

DPLL Digital Pase Locked Loops
Digital aufgebaute PLLs haben gegenüber den analogen PLLs ein wesentlich schlechteres Jitter-Verhalten, das aufgrund der diskreten Stufen in dem frequenzerzeugenden Block DCO (Digital Controlled Oscillator) entsteht, während bei analogen PLLs eine kontinuierliche Nachführung der Frequenz des VCOs (Voltage Controlled Oscillator) erfolgt.
Eine DPLL ist zwar prinzipiell einfach aufgebaut, sie stellt jedoch hohe Anforderungen an das Schaltungsdesign der DPLL. Während des Umschaltvorgangs im DCO dürfen aufgrund von Laufzeitunterschieden in der beteiligten Umschaltlogik keine Spikes auf dem Rückkopplungspfad und Glitches in der digitalen Steuerung entstehen, die wiederum Spikes im Rückkopplungspfad erzeugen können. Diese Spikes können im Phasenkomparator falsch interpretiert und zu einer falschen Frequenzkorrektur benutzt werden. Ein solches Verhalten würde ohne einen entsprechenden digitalen Filter im Phasenkomparator den Jitter der DPLL erhöhen und würde im Extremfall zu einem nicht vorhersehbaren Verhalten des Frequenz-Ausgangssignals führen. Ein Filter kann zwar die Auswirkungen der Spikes bis zu einem gewissen Maß unterdrücken, erzeugt aber andererseits ein langsameres Regelverhalten der DPLL.
Spikes sind kurzzeitig unerwünschte Signalwechsel auf einer einzelnen Signalleitung, während man unter Glitches unkorrekte Daten in einem Datenbus versteht, die aufgrund von Laufzeitunterschieden in der kombinatorischen Logik entstehen, die dieses Datum berechnet. Ein großer Vorteil einer DPLL gegenüber einer APLL ist die leichtere Portierbarkeit auf andere Technologien.

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