Chip Aufbau

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ASIC-DieCore Area

Die Funktion des ASIC-Designs wird in der Core Area innerhalb der Power Ringe und der IO-Slots implementiert. Die eingeschlossene Fläche stellt der logischen Schaltung mit allen ihren Bauelementen und deren elektrischer Verbindungen Platz zu Verfügung, der im Layout-Prozeß entsprechend bestimmter Algorithmen und Vorgaben der Schaltung (Constraints) genutzt werden kann. Im Wesentlichen gibt es 3 wesentliche Elemente, die im Layout behandelt werden:

  • Logische Bauelemente (sequentielle und kombinatorische Logik bzw. Makros)
  • Schaltungsverbindungen (Wires)
  • Spannungsversorgung der Schaltung (Power Routing)

Logische Bauelemente
Logische Bauelemente können der so genannten sequentiellen Logik und der kombinatorischen Logik zugeordnet werden. Unter sequentieller Logik versteht man getaktete Elemente wie verschiedene Arten von Flipflops, die den inneren Zustand der Schaltung darstellen. Beispiele sind D-Flipflop, RS-Flipflop (mit asynchronen Set- bzw. Reset-Eingängen) und Master-Slave Flipflops (s. Bild).
Die kombinatorische Logik besteht aus logischen Basisgattern wie AND, NAND, OR, NOR, EXOR, NOT und aus deren komplexeren Kombinationen (Coplex Gates). Ein Punkt am Ein- bzw. Ausgang eines Gattersymbols definiert dabei einen invertierenden Ein- bzw. Ausgang.
Die einfachsten Beispiele für komplexe Gatter sind erweiterte Ausführungen der Basisgatter mit 3, 4 oder mehr Eingängen. Kompliziertere Beispiele sind Gatter, die aus unterschiedlichen Typen logischer Funktionen aufgebaut sind, z.B. ein AND mit zwei normalen (nicht invertierenden) und einem invertierenden Eingang und einem nachgeschalteten OR mit 2 Eingängen (s. Bild). Ein häufig vorhandenes komplexes Gatter ist ein Halbaddierer, der die Grundlage von binärer Additionen darstellt.

    Hinweise
    Diese Internet-Seite soll an dieser Stelle nicht weiter auf logische Funktionen, logische Algebra, Multiplikationen und Ähnliches eingehen. Dieses Wissen wird für die Lektüre einerseits vorausgesetzt und ist andererseits für die ausgewählten Themen nur von geringem Interesse. Ein fundiertes Wissen über Optimierungsstrategien logischer Schaltungen ist insbesondere für das Verständnis der Synthese zwar hilfreich aber nicht zwingend notwendig.

ASIC Library
Aus welchen Elementen eine Library (Bibliothek) einer bestimmten Technologie besteht ist von ASIC-Technologie zu ASIC-Technologie verschieden und hängt von unterschiedlichen Zielsetzungen und Möglichkeiten der jeweiligen Technologie ab. Bei den kombinierten Funktionen der Complex Gates sind der Phantasie der Library-Entwickler im allgemeinen keine Grenzen gesetzt. Das Ziel bei der Auswahl und der Implementierung der Funktion eines komplexen Gatters besteht jedoch immer darin, mit den zu Verfügung stehenden Transistoren der Technologie ein möglichst kleines und/oder ein möglichst schnelles Element der ausgesuchten Funktion zu erstellen. Aus Effektivitätsgründen werden häufig daher nur vielverwendete Elemente implementiert. Statistiken vieler Schaltungen über die Häufigkeiten bestimmter logischer Kombinationen geben nicht selten den ausschlaggebenden Grund für oder wider die Implementation bestimmter komplexer Gatter.

Treiberfähigkeit von Gattern
Viele ASIC-Technologien stellen in ihren Libraries für bestimmte logische Funktionen mehrere Elemente mit gleicher Funktion aber unterschiedlicher Treiberfähigkeit an ihren Ausgängen zu Verfügung (nicht zu verwechseln mit der Treiberfähigkeit der IO-Buffer für ChipAufbufferungexterne Lasten, die deutlich größer sind!). Eine große Last am Ausgang eines Gatters entsteht in dem Core durch

  • eine lange Leitung (parasitäre Leitungskapazitäten) zu dem
    oder den angeschlossenen Eingängen anderer Gatter
  • eine große Anzahl angeschlossener Eingänge anderer
    Gatter (Eingangsimpedanz, Fan-In Fan-Out)

Durch eine optimale Auswahl zwischen mehreren Treiberfähigkeiten eines Gattertyps wird vermieden, daß bei einer großen Anzahl angeschlossener Eingänge mehrere Gatter auf der Ausgangsseite parallel geschaltet oder lange Leitungen durch Einfügen von zu vielen Treibern (= große Signalverzögerung) in regelmäßigen Abständen "aufgebuffert" werden müssen.

Größe der Logikschaltung
Die Größe einer Logikschaltungen kann auf unterschiedliche Weise angegeben werden.

  • Die Size
    Mit einer Möglichkeit wird die benötigte Chipfläche in Quadratmillimetern einer bestimmten Technologie angegeben. Diese Angabe beinhaltet i.d.R. alles was den Chip ausmacht, also den Flächenbedarf für die logischen Elemente, für sämtliche Makros und den IO-Bereich mit seinen Pads und IO-Buffern. Die Flächenbedarf der Core Area ist dabei mit einem Faktor korrigiert worden (Utilization), der den erwarteten bzw. vorhandenen Nutzungsgrad der Fläche beschreibt (genutzte Fläche = Fläche der Core Area x Utilization).
    Der zunächst augenscheinliche Flächenverlust wird für das Routing der Schaltung benötigt und ist in seiner Größe stark von der Anzahl und den Strukturen der nötigen Verbindungen der Schaltung abhängig.
  • Gate Count
    Eine von der Technologie- als auch von der Implementation unabhängige Größenangabe einer logischen Schaltung wird in Gates angegeben (= Gate Count). Ein Gate entspricht dabei der funktionalen Größe eines Standard-NAND Gatters mit “normaler” Treiberfähigkeit. Ein NAND Gatter mit erhöhter Treiberfähigkeit hat dann z.B. die Größe von 2 Gates und ein Complex Gate beispielsweise 5 Gates. Ein Flipflop hat dann entsprechend seines Typs eine Größe von z.B. zwischen 5 und 20 Gates.
    Diese Größenangabe deckt alle kombinatorischen und sequentiellen Elemente ab. Makros werden hier allgemein nicht berücksichtigt und müssen für eine Gesamtabschätzung entsprechend zusätzlich aufgeführt werden. Je nach Applikation sind ASICs in den Größen von einigen 100 Gates bis hin zu einigen MegaGates (1.000.000 Gates) möglich.

Während der Gate Count mehr für eine frühe Abschätzung benutzt wird, bezieht sich die Chipfläche auf die abgeschlossene Implementation eines ASICs.

 

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