Aufbau-SpgVers

dynamischer Strom von logischen Signalübergängen

statischer Leckstrom beruhend auf Mechanismen in CMOS-Transistoren

VDD- und GND-Pins möglichst gleichmäßig auf alle IO-Slots aller vier Seiten verteilen.

Eingangsbuffer sollten von Ausgangsbuffern möglichst über ein VDD- und GND Paar getrennt werden. Dieses gilt insbesondere für Ausgangsbuffer mit einer hohen Treiberfähigkeit und großer externer PCB-Last, die die Signale in den empfindlichen Eingangsstufen verfälschen können.

Hochfrequente Signale, insbesondere störanfällige Eingangs-Taktsignale, sollten von je einem VDD- und GND Pärchen links und rechts des Buffers begrenzt werden

Buffer mit einer hohen Signalsteilheit liefern zum Zeitpunkt des Umschaltens einen deutlich höheren Strom als Buffer mit langsam steigenden Flanken mit entsprechender negativen Wirkung auf die Spannungsversorgung des ASICs. Daher sollte wenn möglich auf langsamere Slew Rate Buffer zurückgegriffen werden.

Analoge Signale und Versorgungen z.B. einer PLL sollten von digitalen Signalen über ein VDD- und GND Paar getrennt sein, um störende Einflüsse z.B. auf das Verhalten des Jitters so weit wie möglich auszuschließen.

SSO-Regeln (Simultaneous Switched Outputs)
Die SSO-Regeln besagen, daß in einer Region zwischen zwei VDD/GND-Paaren nur eine bestimmte Anzahl von Ausgängen gleichzeitig schalten dürfen, um Spannungseinbrüche während des Schaltvorgangs in definierten Grenzen zu halten. Die Anzahl der erlaubten SSO-Pins ist abhängig von der Treiberfähigkeit der beteiligten Ausgangsbuffer, deren Signalsteilheit und ihren externen Lasten auf dem PCB. Da der Begriff 'gleichzeitig' auch bei schnellen ASIC-Technologien ein eher relativer Begriff ist, wird für diese Regel ein von der benutzten Technologie abhängiger "kurzer Zeitraum" definiert, in dem schaltende Signale als 'gleichzeitig schaltend' betrachtet werden können.
Um einen negativen SSO-Effekt so klein wie möglich zu halten, sollten Buffer mit langsam ansteigenden Signalflanken (Slew Rate Buffer) und möglichst geringer Treiberfähigkeit benutzt werden, die passend zu der externen Last ausgewählt werden. Zwar würde eine geringe externe Last nur einen entsprechenden geringen Teil des durch einen starken Buffer möglichen Stromes fordern, was das SSO-Verhalten begünstigt. Da ASICs jedoch immer nach Worst Case Bedingungen ausgelegt werden müssen, richtet sich die SSO-Berechnung entsprechend nach dem maximal lieferbaren Strom der benutzten Buffer in der jeweiligen SSO-Gruppe.

Eingrenzung des maximalen statischen Stroms
Der Strom, der durch ein VDD- und GND-Paar im ungünstigsten Fall fließen kann, muß auf einen maximalen Wert eingeschränkt werden. Wie bei SSO wird auch dieser durch die Treiberfähigkeit der beteiligten IO-Buffer und ihrer externer Lasten auf dem PCB bestimmt. Während SSO eine dynamische Betrachtung darstellt (Umschalten), betrifft diese Designregel mehr die statischen Einflüsse. Flankensteilheit von Buffern braucht hier nicht untersucht werden.

Übergangsstrukturen zwischen zwei verschiedenen IO-Spannungs- bzw. Bufferbereichen.

Für benachbarte Bereiche unterschiedlicher IO-Versorgung sind spezielle Cut Buffer nötig, die die Versorgungsringe in einen linken und einen rechten Bereich elektrisch trennen.

Buffer dürfen zu beiden Seiten einer Corner Cell bestimmte Höhen nicht überschreiten, damit sie sich in der Core Area nicht überschneiden. Abhilfe schaffen hier einige freie (unbenutzte) Slots.

Falls eine Corner Cell durch ein benachbartes Makro oder andere Maßnahmen von seiner Versorgungsspannung getrennt wird, müssen mindestens ein VDD- und GND-Buffer für die Corner Cell an passender Stelle eingefügt werden.

Signalübergänge zwischen den beiden Bereichen können nur durch spezielle Logikelemente erfolgen, die auf der einen Seite eine ausgeschaltete Logik "vertragen" können. Mit nicht dafür zugelassenen Elementen kann im Sleep-Modus ein großer Leckstrom entstehen, der sogar die Schaltung zerstören kann.

Im Sleep-Modus muß der aktive Bereich nach Anlegen der Spannung des anderen Teils diesen auf eine definierte 'zum Leben erwecken'. Neben der Erzeugung des Grundzustandes durch einen Bereichs-Reset sind i.A. Konfigurationsdaten wieder herzustellen. Diese befinden sich normalerweise in einem möglichst kleinen RAM mit entsprechend niedrigem Stromverbrauch und werden nach der Reset-Phase in den anderen Teil des ASICs übertragen. Entsprechend umgekehrt müssen Konfigurationsdaten der Applikation vor dem Ausschalten der Versorgungsspannung in den ständig unter Spannung stehenden Teil übertragen und in dem Konfigurations-RAM gespeichert werden.

Der Sleep-Steuerlogik müssen von außen oder mittels spezieller Elemente Signale zu Verfügung gestellt werden, die zur Durchführung der oben beschriebenen Aktionen eine bereits angelegte oder vorzeitig weggenommene Versorgungsspannung anzeigen. Diese müssen mit dem Ein- bzw. Ausschaltvorgung der Spannung eine entsprechende Reihenfolge einhalten.




[ASICs] [Chip Typen] [Chip Aufbau] [Entwicklung] [Schnittstellen] [Glossar] [Chip-Gehäuse] [IO-Bereich] [Spannungsversorgung] [Core Area] [Taksignale] [Makros] [Verdrahtung] [Wafer]

Die Spannungsversorgung eines Chips Jeder Chip braucht zum Arbeiten elektrische Energie, und die muß ihm von außen zugeführt werden. Das 0-Volt Potential wird als “Ground” (GND) bezeichnet und stellt im Fall mehrerer unterschiedlicher Betriebsspannungen für die IO-Buffer und die Core Area das gemeinsame Bezugspotential dar. VDD ist gegenüber GND das positive Potential zur Versorgung der Buffer und der Logik. Der Aufbau und die inneren Strukturen der Spannungsversorgung eines Chips sollen im Folgenden beschrieben werden. Wo wird die elektrische Energie verbraucht? Die elektrisch zugeführte Leistung eines Chips wird auf zwei grundlegende Arten verbraucht: dynamischer Strom von logischen Signalübergängen statischer Leckstrom beruhend auf Mechanismen in CMOS-Transistoren Dabei gilt allgemein, daß ASICs, die in älteren Technologien implementiert werden, im Vergleich zu der dynamischen Verlustleistung einen eher vernachlässigbaren Leckstrom haben. Bei neuen Technologieen verhält es sich mit zunehmender Verkleinerung genau anders herum. Der hohe Leckstromanteil wirft große Probleme auf, die man mit unterschiedlichen Ansätzen in den Griff zu bekommen versucht. Die dynamische Leistung wird in von der Applikation her gesehenen identifizierbaren Bereichen konsumiert. Grundsätzlich benötigt jeder sich verändernde Zustand eine gewisse Energie, egal ob es sich um eine Signalleitung handelt oder um ein FlipFlop. Allgemein benötigen diejenigen Operationen die größte Leistung, bei denen Signale mit hoher Frequenz über die Chipgrenzen hinweg nach außen getrieben werden. Zugriffe z.B. auf externen Speicher und allgemeine Schnittstellen-Aktivitäten verbrauchen daher häufig über die Hälfte der verbrauchten Leistung des Cores. Im Core selber bestimmen zum großen Teil die Clock Trees über ihre Frequenzen (Anzahl der dynamischen Umladungsvorgänge der Clock Trees) und deren Größe (Anzahl der am Clock Tree angeschlossenen FlipFlops) den Leistungsverbrauch. Die äußeren Power Ringe Im äußeren Bereich des Chips sind oberhalb der IO-Slots mindestens zwei Power Ringe geführt (Bild oben). Diese dienen dazu, die IO-Buffer und den Core bzw. das Power Mesh der Core Area (Versorgungsnetz, hier nicht eingezeichnet) mit Spannung und Strom zu versorgen. Im IO-Bereich liegende Makros mit eigener unabhängiger Spannungsversorgung (z.B. Bereiche mit LVDS-Buffern) werden u.U. von den Ringen umlaufen, um eine geschlossene Versorgungsleitung zu bilden. Die Ringe werden von außen selber elektrisch direkt mit mehreren Gehäusepins (GND- bzw. VDD-Pads) und den Bond-Drähten verbunden. Solche Verbindungen sind im Bild oben mit den zwei rechten Pads angedeutet, die eine elektrische Verbindung zu den Ringen haben. Dabei ist es bei ASICs keinesfalls so, daß wie bei den Bausteinen der 74er TTL Familie, die Versorgung des Chips über einen einzelnen VDD- und einen einzelnen GND-Pin erfolgen kann. Abhängig von Technologie, Größe des Designs, Betriebsfrequenz und Aktivität (Toggle Rate) der Logik müssen teilweise 20% bis 30% der Pins eines Packages zur Spannungsversorgung des ASICs beitragen. Bei BGA-Packages mit 1000 Pins können das bei bestimmten ASICs immerhin etwa 200 bis 300 Pins sein. Der Grund für die große Zahl von GND- und VDD-Pads liegt in der endlichen Leitfähigkeit und den parasitären Induktivitäten der Metallisierungen des ASICs. Mit nur zwei (oder zu wenigen) Versorgungs-Pads entstehen entlang der Ringe zu große statische als auch dynamische Spannungsverluste, die zu Störungen führen würden. Details hierzu folgen weiter unten. Unterschiedliche Betriebsspannungen Die Höhe der VDD-Spannung bezogen auf GND ist abhängig von der benutzten ASIC-Technologie. Gängige Werte sind 5V (TTL), 3,3V (LVTTL, PCI), 2,5V, 1,8V, 1,5V, 1,2V, 1V oder zukünftig auch niedriger. Im einfachsten Fall wird die Versorgung des Cores und der IO-Buffer mit der gleichen Spannung über die gleichen VDD Pins zugeführt. Bei den neueren Technologien liegt die benötigte Versorgungsspannung der Core-Logik unterhalb der Versorgungspannung gängiger Schnittstellen und Signalspannungen, bei denen ein Interface-Standard das physikalische Verhalten vorgibt. Daher müssen die IO-Buffer in diesen Fällen mit einer eigenen höheren Spannung als der des Cores versorgt werden (z.B. 3.3V Signalspannung bei einem PCI-Buffer oder 5V bei TTL). In diesem Fall sind 3 Power Ringe rund um die Core Area über den IO-Slots angeordnet. Auftrennung von Versorgungsringen Während der GND- und der VDD-Ring des Cores möglichst durchgängig um den Chip herum geführt wird, können Ringabschnitte der IO-Buffer für die Versorgung unterschiedlicher Spannungen mit so genannten Cut Buffern unterbrochen werden. Diese werden wie ein normaler IO-Buffer in einen IO-Slot eingefügt und haben außer der elektrischen Trennung eines oder mehrerer Versorgungsringe keine weitere Funktion (s. Bild unten im Abschnitt Power Separation). So ist es auf einfache Weise möglich, unterschiedliche Spannungen auf einem mehrfach unterbrochenen Ring um den Chip herum anzuordnen. i.A. braucht der GND-Ring von den Cut-Buffern nicht aufgetrennt zu werden. Gehäuseseitig muß wie beim Hauptring jeder getrennt Ringabschnitt über VDD- bzw. GND-Buffer mit den Pins des Gehäuses verbunden werden. Makros mit eigenen IO-Buffern und einer eigenen unabhängigen Spannungsversorgung werden auf dem Core-Rand über die IO-Slots plaziert und unterbrechen die Power-Ringe vollständig. Um dennoch eine ausreichend gute Versorgung der Core Area im Schattenbereich hinter dem Makro zu gewährleisten, werden die VDD- und GND-Ringe um das Makro herum gelegt (Detailansicht in Abbildung oben). Ist der Schattenbereich eines Makros sehr breit, müssen u.U. im Bereich der Makrobuffer zusätzliche Buffer eingebaut werden, die gegenüber der Makroversorgung getrennt sind und ausschließlich die Core Area im Schattenbereich versorgen. Einfluß des Packages Die Zuführungsleitungen der Versorgungsspannungen - seien es die Verbindungswege über das Package bis zum Chip oder die Versorgungsstrukturen auf dem Chip selber - können leider nicht als ideal betrachtet werden. Überall wo ein Strom durch einen widerstandsbehafteten Leiter oder Stromänderungen durch eine parasitäre Induktivität fließen - und als solche kann jeder Draht und jede Leitung betrachtet werden - entstehen unweigerlich Spannungsabfälle und damit Störungen in der Versorgungsspannung eines Chips. BGA Packages haben deshalb bzgl. der Versorgungsspannung gegenüber den QFP Packages den Vorteil, daß die Verbindungen kurz gehalten werden können und parasitäre Zuführungsinduktivitäten der Package Balls deutlich kleiner sind als über die relativ langen Wege der QFP-Pins. Bei FCBGAs sind die Bedingungen i.A. noch günstiger. Hochfrequente Datensignale im Bereich oberhalb von ein oder zwei GBit/s können durch ihre Dynamik (Frequenz und Flankensteilheit) sinnvoll nur noch über FCBGA Gehäuse geführt bzw. mit Spannung versorgt werden. Andernfalls würden diese durch die beschriebenen parasitären Effekte u.U. zu stark verzerrt werden (steigende Fehlerrate bei der Übertragung bzw. eingeschränkte Übertragungsstrecke). Versorgung der Core Area über das Power Mesh Ausgehend von den um den Core herum plazierten VDD- und GND-Ringen wird über den gesamten Core-Bereich ein Netz von VDD- und GND-Leitungen gezogen, dem so genannten Power Mesh. (s. Bild rechts) Der Abstand zweier Versorgungsleitungen in diesem Netz wird mit dem Begriff Power Grid bezeichnet und ist von der verwendeten ASIC-Technologie, der Anzahl der verwendeten Metalllagen und u.U. auch von dem Stromverbrauch des ASICs abhängig. Um Makros, insbesondere häufig verwendete RAMs, spannungsmäßig von der sie umgebenden Logik und deren dynamischen Verhalten möglichst unabhängig zu machen, bekommen diese im Layout-Prozeß jeweils einen eigenen geschlossenen Power Ring für VDD und GND, die entsprechend an das Power Mesh angeschlossen werden. Regeln bei der Anordnung der Pins der Versorgungsspannung Um eine möglichst effiziente und sichere Spannungsversorgung eines ASICs zu gewährleisten, müssen für eine optimale Implementation folgende allgemeine Plazierungsregeln eingehalten werden. Diese haben einen allgemeinen positiven, aber häufig nicht konkret meßbaren Einfluß auf die Betriebssicherheit des Chips: VDD- und GND-Pins möglichst gleichmäßig auf alle IO-Slots aller vier Seiten verteilen. Eingangsbuffer sollten von Ausgangsbuffern möglichst über ein VDD- und GND Paar getrennt werden. Dieses gilt insbesondere für Ausgangsbuffer mit einer hohen Treiberfähigkeit und großer externer PCB-Last, die die Signale in den empfindlichen Eingangsstufen verfälschen können. Hochfrequente Signale, insbesondere störanfällige Eingangs-Taktsignale, sollten von je einem VDD- und GND Pärchen links und rechts des Buffers begrenzt werden Buffer mit einer hohen Signalsteilheit liefern zum Zeitpunkt des Umschaltens einen deutlich höheren Strom als Buffer mit langsam steigenden Flanken mit entsprechender negativen Wirkung auf die Spannungsversorgung des ASICs. Daher sollte wenn möglich auf langsamere Slew Rate Buffer zurückgegriffen werden. Analoge Signale und Versorgungen z.B. einer PLL sollten von digitalen Signalen über ein VDD- und GND Paar getrennt sein, um störende Einflüsse z.B. auf das Verhalten des Jitters so weit wie möglich auszuschließen. Neben den allgemeinen Regeln oben sind bei den Technologien unterschiedlich ausgeprägte aber “harte” und konkrete Regeln zu beachten, die rechnerisch für das Pinout überprüft werden müssen: *SSO-Regeln (Simultaneous Switched Outputs)* Die SSO-Regeln besagen, daß in einer Region zwischen zwei VDD/GND-Paaren nur eine bestimmte Anzahl von Ausgängen gleichzeitig schalten dürfen, um Spannungseinbrüche während des Schaltvorgangs in definierten Grenzen zu halten. Die Anzahl der erlaubten SSO-Pins ist abhängig von der Treiberfähigkeit der beteiligten Ausgangsbuffer, deren Signalsteilheit und ihren externen Lasten auf dem PCB. Da der Begriff 'gleichzeitig' auch bei schnellen ASIC-Technologien ein eher relativer Begriff ist, wird für diese Regel ein von der benutzten Technologie abhängiger "kurzer Zeitraum" definiert, in dem schaltende Signale als 'gleichzeitig schaltend' betrachtet werden können. Um einen negativen SSO-Effekt so klein wie möglich zu halten, sollten Buffer mit langsam ansteigenden Signalflanken (Slew Rate Buffer) und möglichst geringer Treiberfähigkeit benutzt werden, die passend zu der externen Last ausgewählt werden. Zwar würde eine geringe externe Last nur einen entsprechenden geringen Teil des durch einen starken Buffer möglichen Stromes fordern, was das SSO-Verhalten begünstigt. Da ASICs jedoch immer nach Worst Case Bedingungen ausgelegt werden müssen, richtet sich die SSO-Berechnung entsprechend nach dem maximal lieferbaren Strom der benutzten Buffer in der jeweiligen SSO-Gruppe. Eingrenzung des maximalen statischen Stroms Der Strom, der durch ein VDD- und GND-Paar im ungünstigsten Fall fließen kann, muß auf einen maximalen Wert eingeschränkt werden. Wie bei SSO wird auch dieser durch die Treiberfähigkeit der beteiligten IO-Buffer und ihrer externer Lasten auf dem PCB bestimmt. Während SSO eine dynamische Betrachtung darstellt (Umschalten), betrifft diese Designregel mehr die statischen Einflüsse. Flankensteilheit von Buffern braucht hier nicht untersucht werden. Neben den Regeln für die Aufteilung der normalen Designsignale, kann es in unterschiedlichen Bereichen weitere Regeln für den Aufbau der Spannungsversorgung geben. Beispiele sind: Übergangsstrukturen zwischen zwei verschiedenen IO-Spannungs- bzw. Bufferbereichen. Für benachbarte Bereiche unterschiedlicher IO-Versorgung sind spezielle Cut Buffer nötig, die die Versorgungsringe in einen linken und einen rechten Bereich elektrisch trennen. Buffer dürfen zu beiden Seiten einer Corner Cell bestimmte Höhen nicht überschreiten, damit sie sich in der Core Area nicht überschneiden. Abhilfe schaffen hier einige freie (unbenutzte) Slots. Falls eine Corner Cell durch ein benachbartes Makro oder andere Maßnahmen von seiner Versorgungsspannung getrennt wird, müssen mindestens ein VDD- und GND-Buffer für die Corner Cell an passender Stelle eingefügt werden. Ausnahmen von den oben aufgeführten Regeln kann es grundsätzlich immer geben und sind von den Implementationsdetails der ASICs abhängig. Jede ASIC-Technologie stellt zur Abschätzung und Berechnung bestimmter Minimalanforderungen eigene Parameter und Berechnungsroutinen zu Verfügung, um eine ausreichend gute Versorgungsstruktur des Chips zu erstellen. Wichtig an dieser Stelle ist, daß sich diese Regeln immer auf die IO-Slots auf dem Chip selber beziehen und nicht etwa auf Reihenfolgen oder Positionen der äußeren Package-Pins. Der Grund: Die Reihenfolge der Pins wird z.B. bei den BGAs über die internen Gehäusestrukturen von der Reihenfolge der IO-Slots verändert! Bei FCBGAs gibt es auch für die in der Core Area angeordneten Signal- und Versorgungs-Balls (Area-IO) ähnliche Regeln wie die oben aufgeführten. Power Separation Eine weitere Ausnahme von der oben beschriebenen Struktur der Versorgungsspannung bestimmter ASICs ist die so genannte Power Separation, bei der die logischen Schaltungen zur Stromeinsparung in einen Sleep-Modus geschaltet werden können. Anwendung findet diese Technik vor allem dort, wo ASICs in batteriegestützten Geräten eingesetzt werden und deren Funktion im Sleep-Modus nicht zu komplex ist. Hier ist nur ein kleiner Teil der Logik ständig aktiv und benötigt nur einen geringen Strom und stellt dementsprechend nur eine geringe Batterielast dar, während der Großteil der Logik stromlos geschaltet ist und die Batterie nicht belastet. Häufig hat die separierte Schaltung - neben Echtzeitanwendungen wie das Speichern von Daten in einem internen RAM, das Weiterlaufen einer Uhr oder das Überwachen einer Einschalt-/Ausschaltzeit Programmierung - lediglich die Aufgabe, die Logik des Hauptteils der Applikation auf eine definierte Weise ein- bzw. auszuschalten. Ein derartiger Vorgang entspricht auf niedriger Ebene dem Booten eines PCs (s.u). Voraussetzung zur Anwendung dieser Technik ist die flächenmäßige Trennung aller Bauelemente auf dem Core in zwei unterschiedliche logische Schaltungsteile. Die zusätzliche Trennung in zwei verschiedene Versorgungsbereiche erfolgt zum einen bei den oben beschriebenen VDD- und GND-Ringen über Cut Buffer, und zum anderen über spezielle Cut Zellen im Core Bereich. Letztere werden entsprechend der Anordnung und Form der beiden Schaltungsteile von einem der beiden Cut Buffer zum anderen hintereinander angeordnet, so daß eine Art durchgängiger Graben zwischen beiden Schaltungsteilen entsteht, über den kein Strom fließen kann. Neben diesen Maßnahmen zur Spannungsversorgung sind auf der Schaltungsebene weitere Details zu implementieren, damit eine Power Separation eingesetzt werden kann: Signalübergänge zwischen den beiden Bereichen können nur durch spezielle Logikelemente erfolgen, die auf der einen Seite eine ausgeschaltete Logik "vertragen" können. Mit nicht dafür zugelassenen Elementen kann im Sleep-Modus ein großer Leckstrom entstehen, der sogar die Schaltung zerstören kann. Im Sleep-Modus muß der aktive Bereich nach Anlegen der Spannung des anderen Teils diesen auf eine definierte 'zum Leben erwecken'. Neben der Erzeugung des Grundzustandes durch einen Bereichs-Reset sind i.A. Konfigurationsdaten wieder herzustellen. Diese befinden sich normalerweise in einem möglichst kleinen RAM mit entsprechend niedrigem Stromverbrauch und werden nach der Reset-Phase in den anderen Teil des ASICs übertragen. Entsprechend umgekehrt müssen Konfigurationsdaten der Applikation vor dem Ausschalten der Versorgungsspannung in den ständig unter Spannung stehenden Teil übertragen und in dem Konfigurations-RAM gespeichert werden. Der Sleep-Steuerlogik müssen von außen oder mittels spezieller Elemente Signale zu Verfügung gestellt werden, die zur Durchführung der oben beschriebenen Aktionen eine bereits angelegte oder vorzeitig weggenommene Versorgungsspannung anzeigen. Diese müssen mit dem Ein- bzw. Ausschaltvorgung der Spannung eine entsprechende Reihenfolge einhalten. Weiter zum Aufbau der Core Area

[Home] [ASICs] [Selbstmanagement] [Inselmeer] [Spiele] [Ich über mich] [Links] [SiteMap] [Disclaimer]