8B10B

Serieller Leitungscode, bei dem durch die Erweiterung eines zu übertragenden Bytes von 8 auf 10 Bit zusätzliche Redundanz hinzugefügt wird. Diese wird zur Fehlererkennung und zur Byte-Synchronisierung (Alignment) auf der Empfängerseite benutzt. Die Anzahl der übertragenden Nullen und Einsen wird bei diesem Code gleich gehalten.

Alignment

Bezeichnet das Übereinstimmen der Grenzen von einem Datenpaket auf eine übergeordnete Struktur. Beispielsweise sind 8 aus einem seriellen Bitstrom herausgegriffene Bits auf ein Byte `aligned´, wenn genau diese 8 Bits das versendete Byte darstellen.

AMPS

Advanced Mobile Phone Service

Analog

Analoge Werte können im Gegensatz zu digitalen Werten kontinuierlich durch eine Kurve dargestellt werden.

ASIC

Application Specific Integrated Circuits bezeichnet einen Chip, der nur für eine Anwendung und einen Kunden entwickelt wird

ASIP

Application Specific Instruction set Processors bezeichnet einen integrierten Prozessorkern mit applikationsspezifischer Struktur und Befehlssatz

ASSP

Application Specific Standard Product bezeichnet einen Chip, der in einen bestimmten Bereich von mehreren Kunden eingesetzt werden kann.

asynchron

Ein Signal bezeichnet man als asynchron zu einem Takt oder einem anderen Signal, wenn es zu diesen keinen definierten zeitlichen Bezug hat.

At-Speed Test

Bei dem At-Speed Test handelt es sich um einen Test, der im Gegensatz zum normalen Produktionstest in der realen Geschwindigkeit durchgeführt wird. Dieser Test wird hauptsächlich bei asynchronen Hochgeschwindigkeits-Interfaces durchgeführt.

Ball

Kleine Lot-Verbindungskugel eines Gehäuses. Diese stellen die elektrischen Verbindungen zwischen der Platine (PCB) und Chip her.

Behavior

Bezeichnet ein Verhaltensmodell in VHDL oder Verilog, das nicht synthetisiert werden kann. Dieses kann im Gegensatz zu RTL Modellen relativ schnell erstellt werden und dient zu Beginn eines Projektes zur Verifikation von Systemen und Algorithmen.

BIST

Build-In-Self-Test, eine zusätzliche automatisch eingebaute Testlogik, die selbständig einen Schaltungsteil testet und das Ergebnis als Statusbit OK/NOT_OK weitergibt. Während die BIST-Logik für RAMs regelmäßig aufgebaut ist, ist die Logik für LogicBIST wesentlich komplexer.

Bit

Kleinster binäre Wert, der nur 0 oder 1 annehmen kann. Größere Zahlen werden durch aneinanderhängen mehrerer Bits realisiert (z.B. Byte = 8 Bit für die Werte von 0 bis 255=2⁸-1)

BRAN

Broadband Radio Access Networks, ETSI Spezifikation des WMAN

Bonding

Bezeichnet das Erstellen der Verbindungen zwischen dem Chip und dem Gehäuse (Package). Hierzu werden feinste Golddrähte (Bond-Draht) benutzt.

BScan

Boundary-Scan (auch JTAG), bezeichnet eine Strategie, bei der das korrekte Auflöten eines Chips auf ein Board (PCB) überprüft werden kann. Hierzu wird eine zusätzliche Logik direkt an den Designports eingebaut, mit denen man die Ports setzten und/oder auslesen kann.

Buffer

Logikelement mit einem Ein- und einem Ausgang. Diese werden meistens zur Signalverstärkung in die Schaltung eingebaut. Invertierende Buffer

BWA

Broadband Wireless Access

Byte

8 Bit, kann die Werte von 0 bis 255=2ⁿ-1 annehmen

CAD

Computer Aided Design bezeichnet ein Programm, mit dem ein Design (hier ein ASIC) entwickelt und erzeugt werden kann

CDMA

Code Division Multiplex Access

Chip

Allgemeine Bezeichnung für einen Halbleiterbaustein - auch IC - mit einer integrierten Schaltung und mehreren bis vielen Pins oder Balls

Clock

Taktsignal ist gekennzeichnet durch regelmäßigen 010101... Wechsel. Die clock-Frequenz gibt die Anzahl der 01-Wechsel pro Sekunde an (z.B. in MHz).

Clock Recovery

Bezeichnet den Vorgang, bei dem aus einem seriellen Bitstrom der Takt des Senders zurückgewonnen wird, mit dem der Bitstrom versendet wird. Eine Clock Recovery Schaltung beinhaltet eine PLL und wird mit einer Referenzfrequenz gespeist

Constraints

Diese dienen zur Steuerung der Synthese bzw. des Layouts. Als Bedingungen legen z.B. das Timing fest, das die Netzliste einhalten muß.

Core-Area

In diesem auf dem Die zentral gelegenen Bereich wird die eigentliche Schaltung untergebracht. Die Core-Area wird außen durch den Power- und IO-Ring begrenzt

Counter

Bezeichnet einen digitalen Zähler. Für n bits wird der Zählbereich von 0 bis 2ⁿ-1 abgedeckt. Für das Beispiel mit n=4 können Werte von 0 bis 15 dargestellt werden.

CSIC

Customer Specific IC bezeichnet einen kundenspezifischen Chip, der integrierte Funktionsblöcke eines Halbleiterherstellers enthält.

CSSP

Customer Specific Standard Product bezeichnet einen für einen Kunden aus einem ASSP abgeleiteten Chip.

DAC/ADC

Digital-to-Analog Converter´ bzw. Analog-toDigital Converter´ bezeichnen Schaltungen die aus digitalen Werten analoge Signale bzw. umgekehrt erzeugen.

Delay

Verzögerung um das zeitliche Verhalten einer Schaltung anzupassen (z.B. für die Setup- oder Holdtime Anpassung eines FlipFlops).

Design

Allgemeine Bezeichnung für ein ASIC, Chip oder eine Netzliste.

Design Flow

Sequentielle Anordnung und Ablauf aller Aufgaben und Tätigkeiten, um ein Design bei einem ASIC-Anbieter zu erzeugen.

DFM

Design For Manufacutre ist ein Prozess in der ASIC-Entwicklung, der die Regeln der Prozeßtechnik (insbesondere die der Maskenfertigung; Mask-Rule-Checks, MRC) berücksichtigt, damit die Designs auch wirklich gefertigt werden können.

DFT

Design for Test bezeichnet den Prozess des Einbaus von Testlogik, die zum testen des Chips nach der Produktion (Scan, BIST) und zum Testen der Lötverbindungen auf einer Platine (BScan) dient.

DFY

Design For Yield ist ein Prozess in der ASIC-Entwicklung, der für die Produktion einen hohen Yield (= Chipausbeute) anstrebt.

Die

Der Die (gesprochen `Dai´) bezeichet den eigentlichen Chip. Dieser ist das rechteckige Stück Silizium, auf dem die Schaltung integriert und nach der Produktion in das Gehäuse (Package) gepackt wird. Der Plural lautet zwar korrekt "dice", aber nicht selten wird der Begriff "dies" benutzt.

Digital

Digitale Werte werden nur durch Nullen und Einsen dargestellt. Eine dreistellige digitale Zahlenfolge von 0 bis 5 lautet: 000, 001, 010, 011, 100, 101.

Domain

Meist als Clock-Domain bzeichnet die Gesamtheit aller FlipFlops, die (synchron) durch ein gemeinsames Taktsignal getaktet werden.

ECO

Engineering Change Order; bezeichnet eine Liste von Elementen einer Netzliste, die ausgetauscht oder in die Netzliste neu eingesetzt werden sollen. S. auch IPO.

EDIF

Electronic Data Interchange Format

Fan-In / Fan-Out

Hiermit wird die Treiberfähigkeit (Fan-Out) bzw. die Last von Eingängen (Fan-In) beschrieben (Normierung). Die Summe aller Fan-In Werte eines Signals darf den Fan-Out Wert des Treibers, der dieses Signal treibt, nicht übersteigen.

Fail-safe

Verhalten, daß im Fehlerfall kein negativer Einfluß auf andere Komponenten ausgeübt wird.

Fault Coverage

Fehlerabdeckung, die bei dem ASIC-Test erzielt wird und ist definiert als das Verhältnis von den erkennbaren Fehlern zu allen möglichen Fehlern. Übliche Werte der Fault Coverage befinden sich im Bereich von 95%.

FDMA

Frequency Division Multiplex Access, Aufteilung eines Übertragungskanals in unabhängige Frequenzbänder.

FEC

Forward Error Correction bezeichnet die Möglichkeit durch redundante Datenübertragung Bitfehler auf der Empfängerseite zu korregieren, ohne die Daten nochmals anzufordern.

FlipFlop

Logisches Element das ein einzelnes Bit speichert. Der Zustand des Eingangs wird mit steigender flanke des Takteingangs an den Ausgang übernommen.

Flow

Auch Design-Flow, bezeichnet die Abfolge von Aufgaben und Stationen, sowie deren Aufteilung zwischen verschiedenen Partnern, die bei einer ASIC-Entwicklung hintereinander oder auch parallel erledigt werden müssen.

Framer

Eine Funktionaität, die Daten oder einen Datenstrom in einen Daten-Rahmen (Frame) einpackt. Der Rahmen enthält zusätzliche Informationen, wie z.B. Adressen, Größe und Daten-Typ innnerhalb des Rahmens, Fehlererkennung und -korrektur.

Gate bzw.
Gatter

Digitales Logikgatter. Meistens wird hierunter ein NAND-Gate verstanden, das als Einheit zur Beschreibung einer digitalen Schaltung herangezogen wird. z.B. hat ein FlipFlop je nach Typ die Größe von ca. 5 - 10 Gates.

Glitches

Erklärung unter Spikes

Flipflop

Speicher eines einzelnen Bits. Der Signalzustand an dem Eingang des Flipflops wird mit einer Taktflanke (meistens der steigenden) als neuer Zustand übernommen.

HDB3

Leitungscode, bei dem ein binäres serielles Signal durch 3 Zustände dargestellt wird.

Hold Time

Definiert die Zeit, die ein Datensignal am Einang eines FlipFlops nach der aktiven Taktflanke noch anliegen muß, um einwandfrei übernommen werden zu können.

IC

Integrated Circuit bezeichnet eine integrierte Schaltung (Chip).

IDDQ Test

Ruhestrommessung, wenn sich der Chip in Ruhe befindet, d.h. ohne aktive Taktflanken.

Inverter

Bauteil mit einem Ein- und einem Ausgang, bei dem das Eingangssignal invertiert wird (eine 0 am Eingang ergibt eine 1 am Ausgang und umgekehrt). Inverter werden häufig auch als Buffer oder als Verzögerungselemente (Delay) benutzt.

IO-Ring

Hierbei handelt es sich um einen Bereich, in dem die Ein- und Ausgangsbuffer der Schaltung angeordnet sind. Dieser Ring befindet sich zwischen der außen auf dem Die gelegenen Pad-Area und der inneren Core-Area.

IPO

In Place Optimization bezeichnet den Vorgang ein Element in der Netzliste an seinem durch das Layout definierten Platz zu verbessern, z.B. höhere Treiberfähigkeit. S auch ECO.

JTAG

Joint Test Action Group (IEEE 1149.1), auch Boundary Scan oder BScan (s.o.) genannt.

LAN

Local Area Network, z.B. Ethernet

Layout

Vorgang, der die Netzliste (Bauelemente und Verbindungen) auf der Chipfläche plaziert und verdrahtet. Dabei müssen die definierten Layout Constraints eingehalten werden

Logik

Digitale Schaltung oder Schaltungsteile, die entsprechend der Boolschen Algebra funktionieren (Inverter, AND-, NAND-, OR-, NOR-Gatter).

Macro

Ein vorgefertigtes komplexes Bauelement, das in einem ASIC benutzt werden kann (z.B. RAMs, CPU-Kern o.Ä.). Im Gegensatz hierzu gibt es die Basiselemente, die sogenannten Primitives (Gatter, FlipFlops).

MAN

Metropolitan Area Network, WAN

Maske

Diese werden mit den GDS-2 Daten aus dem Layout erzeugt, mit denen auf dem Wafer die Chips erzeugt werden.

Netzliste

Bezeichnet eine elektronische Schaltung, die aus einzelnen Bauelementen und deren Verbindungen untereinander besteht.

OFDM

Orthogonal Frequency Division Multiplexing

Package

Das Gehäuse, in das die Netzliste eingebaut wird. Als Verbindungen auf das PCB hat das Package entweder Pins oder Balls.

Pad

Über die Pads wird der Die mit dem Chipgehäuse verbunden. Hierbei wird meist für jeden Pin eine elektrische Verbindung z..B. mit feinen Goldfäden gelegt. Dieser Vorgang wird auch als Bonding bezeichnet.

PAN

Personal Area Network, z.B. Bluetooth.

Periode

Definiert für ein Taktsignal die Zeit zwischen zwei steigenden (oder fallenden) Signalwechseln (0 nach 1 oder 0 nach 1). Der Kehrwert ist die Frequenz des Signals (200ns Periode entspricht einer Frequenz von 5MHz).

PCB

Printed Circuit Board bezeichnet die Platine auf die das ASIC und viele andere Bauelemente (Widerstände, Kondensatoren, Dioden, Steckverbinder, usw.) aufgelötet werden.

Pin

Kleine Lot-Verbindungsbeinchen eines Gehäuses. Diese stellen die elektrischen Verbindungen zwischen PCB und Chip her. Gehäuse mit vielen Verbindungen haben Balls als Lot-Verbindungselemente.

Pattern

Eine Sequenz von Signalzuständen, mit denen der Chip getestet werden kann. Diese enthalten die Zustände der Eingänge und die Soll-Zustände der Ausgänge.

PLL

Abkürzung für Phase Lock Loop und bezeichnet ein meist analoges Makro, mit dem eine Frequenz vervielfacht oder eine Phasenverschiebung kompensiert werden kann.

Primitive

Ein einfaches Bauelement einer Netzliste, z.B. ein UND-Gatter, FlipFlop oder Buffer

Power-Ring

Hierbei handelt es sich i.d.R. um zwei elektrische Ringe, die außen um den Die geführt sind und über die die Schaltung mit Strom versorgt wird.

Pull-Up
Pull-Down

Widerstände, die die Eingangs-Buffer des Chips im Zustand 1 oder 0 halten (Pull-Up bzw. Pull-Down) halten, wenn der Eingang von außen unbeschaltet ist (floating).

RAM

Random Access Memory bezeichnet Speicher-Makro, das sowohl beschrieben als auch gelesen werden kann. Besitzt ein RAM mehr als einen Schreib/Lese-Zuriff (Single-Port), spricht man von Dual- (2) oder Multiport-RAMs.

ROM

Abkürzung für Read Only Memory und bezeichnet ein Speicher-Makro, das nur gelesen werden kann.

RTL

Register Transfer Level bezeichnet einen VHDL oder Verilog Code, der synthetisiert werden kann.

Scan

Zusätzliche Logik, die in die Schaltung eingebaut wird, um den Chip nach der Produktion zu testen. Hierzu werden Pattern benötigt. Wird nicht die gesamte Schaltung durch Scan-Logik abgedeckt, spricht man von Partial Scan.

Scrambler

Verändert einen Bitstrom derart, daß gewährleistet ist, daß eine `lange´ Null- oder Eins-Folge in Bit-Wechsel überführt werden. Hierdurch wird erreicht, daß bei einer asynchronen Übertragung auf der Empfängerseite aus dem Bitstrom ein Taktsignal zurückgewonnen werden kann. Die Rückgewinnung des gescrambelten Signals findet in einem De-Scrambler statt.

Setup Time

Definiert die Zeit, die ein Datensignal am Einang eines FlipFlops vor der aktiven Taktflanke anliegen muß, um einwandfrei übernommen werden zu können.

Simulation

In der Simulation wird der VHDL oder Verilog Code in einem Simulator laufen gelassen. Mit der Simulation wird die Funktionalität des Codes oder der Netzliste überprüft. Ein Nebenprodukt einer Simulation ist die Gewinnung von Pattern.

Spikes

Spikes sind kurzzeitig unerwünschte Signalwechsel auf einer einzelnen Signalleitung, während man unter Glitches unkorrekte Daten in einem Datenbus versteht, die aufgrund von Laufzeitunterschieden in der kombinatorischen Logik entstehen.

STA

Static Timing Analysis, mit dieser wird das Zeitverhalten statisch, d.h. ohne eine Simulation überprüft.

Stuck-At Fault

Ein möglicher angenommener Fehler einer logischen Schaltung, durch den ein Ausgang oder ein Eingang eines logischen Bauelements fest auf 0 oder auf 1 geklemmt ist. Diese Fehlertypen werden zur Ermittlung der Fault Coverage (s.o.) herangezogen.

synchron

Ein Signal bezeichnet man als synchron zu einem Takt oder einem anderen Signal, wenn es zu diesen einen definierten zeitlichen Bezug hat. Eine synchrone Schaltung ändert ihren inneren Zustand nur in Abhängigkeit eines Taktsignals (meistens bei steigendem 0-1 Wechsel).

Synthese

In der Synthese wird mit einer Software aus dem RTL Code eine Netzliste erzeugt

TDMA

Time Division Multiplex Access, Aufteilung eines Übrtragungskanals in Zeitschlitze.

Testbench

Ein VHDL Code mit dem man die Funktionalität einer Schaltung testen kann. Eine Testbench erzeugt die Eingangssignale der Schaltung und überprüft kann sehr oft auch die Ausganssignale der Schaltung entsprechend eines Algorithmus´ testen.

Verilog

Hardware-Beschreibungssprache, ähnlich wie VHDL.

VHDL

Very High Speed Hardware Description Language bezeichnet eine Programmiersprache, mit der digitale Schaltungen beschrieben werden können. Der Sprachumfang geht jedoch über die Beschreibung normaler Logik hinaus und ermöglicht z.B. auch File- und Tastaturzugriffe.

Wafer

Eine runde ca 30cm große Scheibe, auf der gleichzeitig viele Chips produziert werden. Die einzelnen Chips werden später geritzt, dann gebrochen und danach in das Package gebaut.

WMAN

Wireless Metropolitan Area Network

Yield

Definiert den prozentualen Anteil von funktionsfäigen Chips auf einem Wafer nach dem Wafertest. (s. DFY, Design for Yield)

`Z´

Hochohmiger Zustand eines bidirektionalen (schreiben und lesen) Treibers. In diesem Zustand kann von außen über einen anderen Treiber ein Signal angelegt werden, das der bidirektionale Treiber lesen kann.